50%——在品控界是個很可怕的數(shù)字，有一對兄弟難題占到了產(chǎn)線不良率的一半江山。
在電子器件組裝過程中，EOS(Electrical Over Stress)與 ESD（Electrical Static Discharge）造成的集成電路失效約占現(xiàn)場失效器件總數(shù)的50%，且通常伴隨較高不良率以及潛在可靠性問題，是產(chǎn)線一大殺手。
當(dāng)問題發(fā)生時，應(yīng)該如何查找真因、尋找解決方案，一直以來都是困擾現(xiàn)場工程師、品控工程師的難題。廣電計量集成電路失效分析實驗室，通過多年的行業(yè)積累，總結(jié)出一套相對完整的針對EOS/ESD的分析方法，通過失效分析、模擬驗證等手段，可以更好地協(xié)助現(xiàn)場工程師與設(shè)計工程師提升產(chǎn)線良率及IC的可靠性。
常見問題1：產(chǎn)線失效到底是由EOS還是ESD引起？
我們在做失效分析時，最常聽到客戶的要求是希望知道root cause是EOS還是ESD，確認(rèn)失效機(jī)理及真因，是改善良率的第一步，也是非常關(guān)鍵的一步。通常，我們區(qū)分EOS還是ESD會首先通過失效分析手法挖掘IC的物理失效現(xiàn)象，然后從現(xiàn)象上去區(qū)分。
常見ESD物理失效表現(xiàn)：襯底擊穿、多晶硅熔融、GOX pin hole、contact melted、metal melted等（見圖1），常見EOS物理失效表現(xiàn)：氧化層、金屬層大面積熔融以及封裝體碳化等現(xiàn)象（見圖2）。
圖1：常見ESD物理失效現(xiàn)象
圖2：常見EOS物理失效現(xiàn)象
常見問題2：為什么EOS和ESD會造成不同的失效現(xiàn)象？
ESD從廣義上屬于EOS的一種，但是現(xiàn)場應(yīng)用中我們通常把ESD單獨(dú)歸類，除此之外的過電應(yīng)力統(tǒng)歸于EOS。EOS 是指長時間（幾微秒到幾秒）持續(xù)的過壓或大電流造成的局部過熱導(dǎo)致的失效，其電壓、電流相對ESD較低，但是持續(xù)時間長能量更高，經(jīng)常有同一功能區(qū)塊多處大面積的burnout現(xiàn)象。ESD 單指在靜電放電過程中瞬間高電壓（通常在幾千或上萬伏特）大電流（1~10A）狀態(tài)下引發(fā)的失效現(xiàn)象，主要特征為放電時間極短（1~100ns），因此一般呈現(xiàn)為輕微的點(diǎn)狀失效。
表1：EOS/ESD信號特征圖3：EOS/ESD脈沖波形
綜合以上，由于EOS信號相對ESD信號持續(xù)時間長，能量更強(qiáng)，所以通常會造成芯片大面積的burn out現(xiàn)象，這是EOS不同于ESD現(xiàn)象的主要特征。
常見問題3：什么情況下無法區(qū)分EOS/ESD？
一種情況是短脈沖EOS（持續(xù)時間幾個微秒）與ESD的物理損傷十分相似，比如只造成很小面積的金屬熔融，這種情況就很難區(qū)分是EOS還是ESD的能量造成。另一種情況是IC先經(jīng)過了ESD損傷，在后續(xù)功能驗證時大漏電流誘發(fā)了burnout現(xiàn)象，使得IC表面同時存在EOS和ESD的物理失效特征，尤其常見于PAD旁邊的IO buffer線路上，這種情況下單從物理失效現(xiàn)象是無法判斷初始失效是否由ESD導(dǎo)致。當(dāng)遇到EOS/ESD無法區(qū)分的情況，需要通過模擬實驗進(jìn)一步驗證，對IC或系統(tǒng)使用不同模型進(jìn)行EOS/ESD模擬測試（見圖4）test to fail，并針對失效IC進(jìn)行分析。通過對比驗證批芯片與實際失效芯片的物理失效現(xiàn)象（失效線路位置及失效發(fā)生的物理深度），不僅可以用來歸納真因，還可以了解IC或系統(tǒng)在不同條件下的耐受等級，從而進(jìn)一步指導(dǎo)優(yōu)化產(chǎn)線防護(hù)或IC的可靠性設(shè)計。針對新投產(chǎn)芯片也可以考慮從多維度進(jìn)行EOS/ESD的驗證與分析（見圖5），不斷提升IC的可靠性品質(zhì)。
圖4：IC常見EOS模擬驗證方式
圖5：IC常見EOS/ESD測試項目
綜上所述，當(dāng)產(chǎn)線發(fā)生EOS/ESD失效時，應(yīng)該從哪些方面進(jìn)行分析及改良？我們通常建議客戶參考以下流程進(jìn)行：
1. 針對失效IC進(jìn)行電性及物理失效分析，確認(rèn)其物理失效現(xiàn)象（失效點(diǎn)對應(yīng)的電路位置及失效的物理深度），配合現(xiàn)場失效信息收集，初步推斷EOS/ESD失效模型；
2.針對EOS/ESD無法判斷的情況，對相關(guān)IC或系統(tǒng)進(jìn)行EOS/ESD模擬試驗，驗證其電壓、電流耐受等級，并針對失效芯片執(zhí)行失效分析，對比實際失效狀況，歸納真因及梳理改善方向；
3. 探測現(xiàn)場容易發(fā)生EOS/ESD的位置（例如使用ESD Event Detector或高頻示波器），針對產(chǎn)線應(yīng)用進(jìn)行改良。
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生產(chǎn)人員/設(shè)備/環(huán)境的ESD防護(hù)不佳
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使用易感應(yīng)靜電的材料
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模塊測試開關(guān)引起的瞬態(tài)/毛刺/短時脈沖波形干擾
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熱插拔引發(fā)的瞬間電壓、電流脈沖
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電源供應(yīng)器缺少過電保護(hù)裝置及噪聲濾波裝置
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提供超過組件可操作的工作電源
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接地點(diǎn)反跳（接地點(diǎn)不足導(dǎo)致電流快速轉(zhuǎn)換引起高電壓）
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過多過強(qiáng)的ESD事件引發(fā)EOS
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其他設(shè)備的脈沖信號干擾
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不正確的上電順序
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表2：IC常見EOS/ESD失效來源
廣電計量集成電路失效分析實驗室，配備完善的EOS/ESD/RA等測試設(shè)備及完整的失效分析手法，擁有經(jīng)驗豐富的材料及電性能可靠性專家，可以針對IC進(jìn)行全方位的失效分析及可靠性驗證方案的設(shè)計與執(zhí)行。